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CY28551
....................Document #: 001-05675 Rev. *C Page 19 of 28
VTT_PWRGD# = Low
Delay >
0.25 ms
S1
Power Off
S0
VDD_A = 2.0V
Sample
Inputs straps
S2
Normal
Operation
Wait for <1.8 ms
Enable Outputs
S3
VTT_PWRGD# = toggle
VDD_A = off
Figure 10. VTT_PWRGD# Timing Diagram
FS_[D:A]
VTT_PWRGD#
PWRGD_VRM
VDD Clock Gen
Clock State
Clock Outputs
Clock VCO
0.2-0.3 ms
Delay
State 0
State 2
State 3
Wait for
VTT_PWRGD#
Sample Sels
Off
On
State 1
Device is not affected,
VTT_PWRGD# is ignored
Figure 11. VTT_PWRGD# Timing Diagram
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